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1.8 KiB
Systemverilog
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Systemverilog
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// 模块名称：oh2bin
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// 功能描述：参数化 one-hot 到二进制编码器
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// 参数：
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// WIDTH - one-hot 输入宽度
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// AREA_OPT- 1: 面积优化，0: 频率优化
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module oh2bin #(
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parameter WIDTH = 8, // one-hot 输入宽度
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parameter AREA_OPT = 1 // 1: 面积优化，0: 频率优化
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)(
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input logic [WIDTH-1:0] oh, // one-hot 输入
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output logic [$clog2(WIDTH)-1:0] bin // 二进制输出
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);
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// 面积优化方案：使用for循环，优先节省面积
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generate
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if (AREA_OPT) begin : gen_area_opt
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always_comb begin
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bin = '0;
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for (int i = 0; i < WIDTH; i++) begin
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if (oh[i]) bin = i[$clog2(WIDTH)-1:0];
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end
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end
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end else begin : gen_speed_opt
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// 频率优化方案：并行掩码法，参考pulp-platform/common_cells实现
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for (genvar j = 0; j < $clog2(WIDTH); j++) begin : gen_jl
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logic [WIDTH-1:0] tmp_mask; //xinb：bin每1bit的掩码，实际上取巧了。相当于是逆向思维。还可以正向编码，待补充.
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for (genvar i = 0; i < WIDTH; i++) begin : gen_il
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logic [$clog2(WIDTH)-1:0] tmp_i;
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assign tmp_i = i[$clog2(WIDTH)-1:0];
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assign tmp_mask[i] = tmp_i[j];
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end
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assign bin[j] = |(tmp_mask & oh);
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end
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end
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endgenerate
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endmodule
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